圖解RAM結構與原理，系統記憶體的Channel、Chip與Bank

記憶體的讀寫方式

上圖標明了記憶體的讀寫方式，讀取時首先記憶體控制器會將 1 組位址由位址線傳到記憶體上，控制線跟著傳送控制訊號；如果是多 rank 的安裝情形，CS 也會送出對應的訊號選擇目標 rank。接著由於每個 rank 由許多 chip 組成，1 個 chip 僅負責部分的資料讀取，chip 接收到位址訊號後，將位址丟入內部的 row/column 解碼器找出相對應的 bank 位址（每家每款產品的內部 bank 組合有可能不同，因此對應也會有所不同），接著開啟 row 線，同 1 排 row 的內部資料就會流到 row buffer 內部，row buffer 判斷訊號為 0 或是 1 之後就輸出資料。

寫入時除了位址資料外，還會傳送欲寫入的資料至晶片內部的 input buffer，同樣的也是依照 row/column 解碼器找出對應位置之後寫入。

▲記憶體控制器和 DIMM 之間線路的關係。

越多越好，加速讀寫能力

家用電腦的記憶體控制器已經進入雙通道記憶體控制器多年，加速原理為增加資料匯流排寬度，達到同時讀寫更多資料的能力。

另一種增加頻寬的方法就是減少延遲，利用多個 chip 或是 bank 達成。一般的記憶體讀取延遲為命令下達＋記憶體讀取延遲＋輸出資料，如果命令下達延遲為 2ns、記憶體讀取延遲為 10ns、輸出資料延遲為 2ns，那麼讀取 2 筆資料的總延遲就會是（2＋10＋2）×2＝24ns。

如果現在能夠將資料拆分至 2 顆記憶體上，那麼 2 筆讀取延遲將降低至 16ns，因為不需等到前筆資料讀取完成才發出下一筆的讀取命令，在第一筆資料進入記憶體讀取時即可發出。這種概念也可應用到目前最夯的 SSD 上，較多CE（Chip Enable）封裝的快閃記憶體晶片，通常都比較少 CE 封裝的晶片來得快。

▲由時序圖可得知，下方此種盡量分拆記憶體空間的作法，可大幅減少延遲。

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