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Matisse 多晶片封裝

原本 Zen/Zen+ 微架構僅於伺服器 EPYC 和 HEDT 市場 Ryzen Threadripper 採用多晶片封裝,主流市場維持單晶片 SoC 設計,但 AMD 指出摩爾定律越來越難達成、單一晶片設計不容易整合邏輯電路、類比介面、記憶體迴路等問題,遂在 Zen 2 微架構產品導入 chiplet 設計。

第三代 Ryzen 桌上型處理器系列,處理器封裝內部改採 1 個 CCD 運算晶粒加上 1 個 I/O 晶粒,或是 2 個 CCD 運算晶粒加上 1 個 I/O 晶粒的構成方式,CCD 內部僅有 2 個實體四核心 CCX 和 Infinity Fabric,其餘 I/O 部分如記憶體控制器、PCIe、SATA、USB 等均移至 I/O 晶粒身上。

▲ Matisse 平面圖介紹何種功能位於 CCD 晶粒,何種功能又位於 I/O 晶粒。

值得注意的是,CCD 內部 2 個 CCX 之間並未留有 Infinity Fabric 相互交換資料,而是必須透過與 I/O 晶粒相互連結的 die-to-die Infinity Fabric 進行溝通。筆者會後額外向 Michael Clark 求證確認,Michael Clark 表示如此選擇是為了讓核心拓樸不複雜,每個 CCX 和 CCX 之間的頻寬與延遲均相等。AMD 也因應此種設計,導入 Early Page Active 功能降低記憶體延遲,以及 Early Probe Launch 加強快取與快取之間的傳輸速度。

▲ 因應 Matisse 將 CCD 與 I/O 晶粒分離的設計,諸如 L3 快取倍增、Early Page Active、Early Probe Launch 都是 AMD 所提出的解決方案。

封裝錫球部分,採用 12nm 製程製造的 I/O 晶粒(Tech Day 當中 12nm、14nm 均有提及,確切的製程有待正式上市時給予標準答案)可以使用直徑 150μm,但是 7nm CCD 卻需要 120μm,因此封裝基板錫球下方額外增加銅柱結構,方便控制上方錫球粒徑。

透過增加銅柱結構,不但能夠確保錫球粒徑在可接受的範圍之內,更因銅柱些微抬升錫球高度,沒有降低錫球大小之後,封裝高度連帶下降的問題,這對於單一封裝內部包含 2 種 7nm 和 12nm 製程晶粒的 Matisse 相當重要,維持封裝後的平整性。

▲ 銅柱能夠控制錫球尺寸大小,同時略為抬升錫球,使得 7nm 製程晶粒與 12nm 製程晶粒封裝於基板後,能夠擁有相同的高度。

由於 Matisse 採用 chiplet 設計,加上 I/O 晶粒導入 PCIe 4.0,又必須同時維持與 AM4 腳位插槽相容性,因此封裝基板也是個不小的重點。Matisse 封裝基板材料採用剛剛量產的 low-loss 材料,並以 12 層電路板方式連接 CCD 與 I/O 晶粒,同時特地針對記憶體超頻性進行最佳化設計。

▲ chiplet、PCIe 4.0、記憶體、AM4 相容,這些都是 Matisse 封裝基板材料與 12 層電路設計須考量的重點。

談到記憶體頻率,這次第三代 Ryzen 桌上型處理器系列記憶體控制器頻率 uclk 和 Infinity Fabric 頻率 fclk 不一定是 1:1,當記憶體等效頻率超過 DDR4-3733,達 DDR4-3866 以上,則改採 2:1 比例,有助於玩家超頻記憶體。須注意的是頻率越高,不代表記憶體效能越好(因為 Infinity Fabric 頻率反而降低了), DDR4-2667CL16~DDR4-4400CL18 存取延遲為 DDR4-3733CL17 最佳,官方表示建議選購 DDR4-3600CL16 模組,理由跟筆者近期提出的觀念相同,此區間擁有較佳的價格與效能平衡性。

▲ 第三代 Ryzen 桌上型處理器系列 uclk 和 fclk 縱然可以使用 2:1 頻率比例,增加記憶體超頻性,但效能卻不一定會跟隨時脈連帶成長。(AMD 表示超頻至 DDR4-4200 是小蛋糕一塊)

 

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