不再被台積電CoWoS產能綁架？高通、三星強攻「2.1D先進封裝」，用更低成本實現小晶片高速直連

晶片巨頭高通（Qualcomm）與三星電子（Samsung Electronics）傳出再度深化半導體結盟，正式啟動「2.1D 先進封裝」技術合作。這項技術最大的突破點，在於直接拿掉當前 2.5D 封裝架構中造價極為昂貴、產能極度緊缺的「矽中介層」（Silicon Interposer），改以高密度微細線路基板直連小晶片。

在台積電 CoWoS 產能長期吃緊且報價高昂的當下，美韓兩大半導體巨頭聯手出擊，不僅關乎高通次世代運算晶片的成本防線，更是三星能否在後摩爾時代撕開先進封裝破口的關鍵一役。

2.1D 架構如何在成本與極限頻寬間取捨？

當前主宰頂級 AI 加速器市場的封裝技術，幾乎全由以台積電（TSMC）CoWoS 為代表的 2.5D 先進封裝寡占。這類架構是將運算核心與高頻寬記憶體（HBM）放置於一塊高精度的矽中介層上，藉由微米級的互連線路實現極致的傳輸速率。

然而，這層「矽」代價不斐——隨著 AI 晶片體積不斷膨脹，中介層面積早已突破單次光罩極限（Reticle Limit），不僅晶圓製造良率驟降、大尺寸基板翹曲問題頻傳，高昂的物料與光罩成本更讓中小型晶片商難以負荷。

三星所端出的 2.1D 封裝技術，刀法正是「繞過矽中介層」，直接在先進有機封裝載板上蝕刻出次微米等級的超微細線路（Fine-pitch wiring），實現各個功能晶粒間的高速直連。

對追求規模化出貨的晶片設計業者而言，2.1D 封裝是一筆極具誘惑力的利益算盤：它雖然在極限互連密度上略遜於純矽中介層，卻能徹底省去一片晶圓級的矽材料與繁複的穿矽孔（TSV）製程，不僅製造成本斷崖式壓低，更消除了矽與有機載板之間熱膨脹係數不匹配的應力隱患，為良率與交期帶來立竿見影的助益。

從旗艦手機到邊緣伺服器，單晶片架構已撞上天花板

高通之所以積極插旗 2.1D 封裝，核心痛點在於傳統「單晶片整合」（Monolithic SoC）的技術紅利已幾近枯竭。

隨著端側大型語言模型進駐智慧型手機、Snapdragon X 系列大舉進軍 AI PC，以及高通嘗試在邊緣雲端推論市場插旗，單顆晶片需要塞入的 CPU、GPU、神經網路處理單元（NPU）與超大快取記憶體呈現爆炸性增長。在先進製程每平方毫米成本呈指數型飆升的現實下，硬把所有功能全塞在同一顆大面積晶片上，只會換來慘不忍睹的晶圓良率。

轉向小晶片（Chiplet）架構拆分各項運算單元已是產業宿命，但高通的產品定位不像輝達（NVIDIA）資料中心 GPU 動輒享有數萬美元的超高溢價，高通的大宗營收來自消費級與邊緣設備，這意味著其架構設計對「性價比」極度敏感。

昂貴的 2.5D CoWoS 難以大批量套用在消費級產品上，而三星 2.1D 封裝恰好在傳輸效能與製造代價之間切出了一個甜蜜點，讓高通能以合宜的成本打造出多晶粒堆疊的新世代處理器。

三星「一條龍」體系：拉攏 MDI 聯盟叫陣台積電 CoWoS 帝國

這場結盟對三星電子而言，更是一次搶奪 AI 時代話語權的戰略反撲。

台積電憑藉 CoWoS 生態圈幾乎拿捏了整個生成式 AI 的算力命脈，迫使各家雲端大廠與晶片商在產能短缺中苦苦排隊。三星的突圍策略在於打出獨有的「垂直整合一條龍」王牌——三星不僅能提供晶圓代工，旗下更坐擁全球領先的 HBM 與 DRAM 記憶體工廠，加上三星電機（Samsung Electro-Mechanics）在高階載板的研發實力，能為客戶提供從晶片製造、記憶體搭售到先進封裝的一站式統包（Turnkey）服務。

為了瓦解市場對非台積電生態系的疑慮，三星近年力推「多晶片整合聯盟」（Multi-Die Integration Alliance，MDI），積極串聯益華電腦（Cadence）、新思科技（Synopsys）等 EDA 巨頭與外包封測廠（OSAT），建立標準化設計流程。與此同時，三星的先進封裝藍圖並未停在 2.1D，更同步推進具備更高剛性與訊號穩定度的「玻璃基板」（Glass Substrate），以及採用垂直 3D 堆疊的 X-Cube 技術。

當 AI 運算的競爭主戰場從純粹的電晶體微縮轉向系統級封裝，誰能以最低的成本提供最大的互連頻寬，誰就能改寫產業版圖。高通與三星在 2.1D 封裝上的攜手嘗試，正是這場擺脫單一供應鏈壟斷的關鍵序幕。