Intel 1.4奈米進化版「14A2」製程效能狂飆、力抗台積電與三星

面對台積電（TSMC）與三星電子（Samsung）在 1.4 奈米先進製程節點研發上的步步進逼，晶片巨頭英特爾（Intel）正準備更新其晶圓代工製程路線圖。根據半導體行業媒體 Wccftech 報導，英特爾計劃在原有的 Intel 14A 製程基礎上，推出名為「Intel 14A2」的改良版二代技術，以確保其在電晶體密度與能源效率上的領先地位。

RibbonFET 2 與 21nm 金屬間距，晶體管密度顯著提升

在英特爾的既定規劃中，先前的 Intel 18A 是其首款導入 PowerVia 背部供電與 RibbonFET 環繞式閘極（GAA）技術的里程碑製程，這兩項黑科技為晶片帶來了顯著的物理 PPA（效能、功耗與面積）優勢。

而到了更為先進的 Intel 14A 製程，英特爾將背部供電技術升級為「PowerDirect」架構，並將 GAA 電晶體演進至「RibbonFET 2」。在相同功率下，這能讓晶片效能提升 15% 至 20%；或者在相同效能下，使功耗降低 25% 至 35%，晶體管密度也將提高多達 30%。

在最新的 Intel 14A2 改良版製程中，英特爾工程師計劃將最低金屬互連層（M0）的布線間距從 14A 的 28 奈米進一步縮減至 21 奈米，這將讓晶片內的電晶體密度再次實現顯著躍升。

獨特雙面供電設計，緩解高電流密度下的散熱與電阻瓶頸

然而，隨著電晶體密度大幅飆升，原先專為背部供電設計的 nTSV（奈米矽穿孔）物理結構，在極小面積下面臨了無法承受超高電流密度的重大物理瓶頸，容易導致晶片局部電阻暴增與散熱失控。

為了解決這一难题，英特爾在 Intel 14A2 中大膽引入了「雙面供電」的混合設計方案。

該設計在保留背部供電作為主要電能傳輸網絡的前提下，重新啟用了部分晶圓正面（前部）的金屬布線，來共同承擔輔助供電與部分關鍵時鐘信號（Clock Signal）的傳輸職責。

雖然這種雙面混合配線會使晶片設計的布線難度成倍增加，但它成功在更微小的奈米尺度下，達成了電晶體密度、供電穩定性與晶圓可製造性之間的物理平衡。這將成為英特爾在晶圓代工市場對決台積電 1.4 奈米最核心的底牌。

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