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Zen 6 傳將採用多層 3D 快取設計 AMD下一代架構 IPC 有望超越 Zen 5

Zen 6 傳將採用多層 3D 快取設計 AMD下一代架構 IPC 有望超越 Zen 5

根據科技媒體 Moore’s Law Is Dead(MLID)最新爆料,AMD 下一代 CPU 架構 Zen 6 預計將導入全新的多層 3D V-Cache 快取技術,並在 IPC(每時脈指令數)表現上明顯超越目前的 Zen 5 架構,成為與 Intel Nova Lake 對抗的重要戰力。

浮點效能提升最多 8%,整體 IPC 或突破兩位數

根據 MLID 的消息來源,Zen 6 在架構層面對浮點運算效率有顯著優化,預估 IPC 提升幅度介於 6% 至 8%,若綜合遊戲與多工處理等實際應用場景,最終 IPC 表現甚至可能突破 10%,超過 Zen 5 水準。

除了指令執行效率,Zen 6 最大亮點之一是快取設計的革新。MLID 指出,新架構將採用多層 3D V-Cache 技術,標準配置下擁有 96MB 快取,若使用兩層堆疊,L3 快取理論上可達 240MB,將對遊戲、資料密集應用帶來極大助益。

核心數與時脈也將升級,對決 Intel Nova Lake

外界預期 Zen 6 將搭配更多核心與更高時脈表現,並採用台積電先進製程節點,進一步提升整體能效比。明年將與 Intel 的 Nova Lake 同步登場,後者則主打最高 56 核心、混合 P/E 架構,並宣稱多核效能比 Arrow Lake-S 提升 60%。

不過須注意,這些規格目前尚未獲得 AMD 官方確認,Zen 6 預計最快也要等到明年才會正式推出,相關細節仍有變數。

 

 

KKJ
作者

快科技成立於1998年,是驅動之家旗下科技媒體業務,中國極具影響力的泛科技領域媒體平台之一。

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